全数字锁相环的设计及阐明

　将环路各个模块连接起来完成ADPLL的设计。为了简化设计，将K变模可逆计数器的时钟Mclk与脉冲加减电路时钟2Nclk接在一起，fin即是环路中心频率fc，fc=312.5 kHz。取M=16，N=8，Mclk=5 MHz。当a[3..0]=1时，设定K值为4。为了便于调查，将K变模可逆计数器的输入信号udcon引出。

　　环路在进入锁定状态后，udcon为占空比为50％的方波。系统道理图和仿真波形别离如图4，图5所示。

                   可得ADPLL的同步带理论值为：f0／4，即234.375～390.625 kHz。按照仿真尝试功效，可以实现不变锁相的频率范畴为：250～357.14 kHz，略小于理论值范畴。

　　4全数字锁相环数学模型的成立与阐明

　　结合模拟和数字锁相的理论阐明，可以获得全数字锁相环的相位和相差通报函数。图6为全数字锁相环的数学模型。

　　对付异或门鉴相器，相差即是π／2时，δk=1，相差即是-π／2时，δk=-1。因此对付异或门鉴相器增益Kd=2／π，同理可得边缘控制鉴相器增益Kd=1／π。

　　K变模计数器发生CARRY信号的频率为(f0为环路的中心频率)：

　　对付脉冲加减电路，由于每个CARRY脉冲使其输出IDOUT增加1／2个周期，可以将他看作增益为1／2的模块。除N计数器可以看作增益为1／N的模块。系统的相位通报函数H(s)暗示为：

　　为了得到最小波纹，对付异或门(XOR)鉴相器和边缘控制鉴相器(ECPD)，K模值别离取为M／4和M／2，相应的时间常数别离为：τ(EXOR)= (N／8)T0，τ(ECPD)=(N／2)T0，个中T0=1／f0。由此可见，N越小，ADPLL的稳按时间越短。在本文中设计的锁相环，Kd=2／π，M=16，N=8，K=M／4=4，代入时间常数公式可得：τ=T0。

　　5 结 语

　　本文介绍了一种一阶ADPLL的设计要领，操作VHDL语言完成系统设计和仿真。ADPLL中可逆计数器的模值可以随意改变，用来控制ADPLL的跟踪赔偿和锁按时间。除N计数器的分频值也可随意改变，使ADPLL可以跟踪差异中心频率的输入信号。设计好的ADPLL模块还可以作为可重用的IP核，应用于其他设计。同时，在理论阐明的根本上，成立了全数字锁相环的一阶数学模型，从而可以按照具体的设计要求定量的计算参数，简化了ADPLL的设计。