全数字锁相环的设计及阐明

FSC认证找亮点咨询可确保审核一次性通过 电话13732203221 王先生

　1 引 言

　　锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，大概保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包罗鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路根基部件。森林认证

　　跟着数字技术的成长，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步成长起来。所谓全数字锁相环，就是环路部件全部数字化，回收数字鉴相器、数字环路滤波器、数控振荡器组成锁相环路，而且系统中的信号全是数字信号。与传统的模拟电路实现的锁相环对比，由于制止了模拟锁相环存在的温度漂移和易受电压变革影响等缺点，从而具备可靠性高、事情不变、调理方便等长处。全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，而且应用在数字系统中时，不需A／D及D／A转换。在调制解调、频率合成、FM立体声解码、图像处理惩罚等各个方面获得遍及的应用。

　　跟着电子设计自动化(EDA)技术的成长，可以回收大范围可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。本文完成了全数字锁相环的设计，并且可以把整个系统嵌入SoC，组成片内锁相环。

　　2全数字锁相环的体系布局和事情道理

　　74XX297 是呈现最早，应用最为遍及的一款全数字锁相环，在本文中以该芯片为参考进行设计、阐明。ADPLL根基布局如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部门组成。K变模计数器和脉冲加减电路的时钟别离为Mfc和2Nfc。这里fc是环路中心频率，一般环境下M和N都是2的整数幂。

                             
　　3.3全数字锁相环的实现与仿真